芯片制造的进程就如同用乐高盖房子相同，先有晶圆作为地基，再层层往上叠的芯片制造流程后，就可产出必要的 IC 芯片（这些会在后边介绍）。可是，没有规划图，具有再强制造才干都没有用，因而，修建师的人物适当重要。可是 IC 规划中的修建师终究是谁呢？本文接下来要针对 IC 规划做介绍。
在 IC 生产流程中，IC 多由专业 IC 规划公司进行规划、规划，像是联发科、高通、Intel 等闻名大厂，都自行规划各自的 IC 芯片，供应不同标准、效能的芯片给下流厂商挑选。由于 IC 是由各厂自行规划，所以 IC 规划非常仰赖工程师的技能，工程师的本质影响着一间企业的价值。可是，工程师们在规划一颗 IC 芯片时，终究有那些进程？规划流程能够简略分红如下。>
规划第一步，拟订方针
在 IC 规划中，最重要的进程就是标准拟定。这个进程就像是在规划修建前，先决定要几间房间、澡堂，有什么修建法规需求恪守，在承认好一切的功用之后在进行规划，这样才不必再花额定的时刻进行后续修正。IC 规划也需求通过相似的进程，才干保证规划出来的芯片不会有任何过失。
标准拟定的第一步就是承认 IC 的意图、效能为何，对大方向做设定。接着是观察有哪些协定要契合，像无线网卡的芯片就需求契合 IEEE 802.11 等规範，否则，这芯片将无法和市面上的产品相容，使它无法和其他设备连线。最终则是建立这颗 IC 的实作办法，将不同功用分配成不同的单元，并建立不同单元间衔接的办法，如此便完结标准的拟定。
规划完标准后，接着就是规划芯片的细节了。这个进程就像开端记下修建的规画，将全体概括描绘出来，便利后续制图。在 IC 芯片中，就是运用硬体描绘言语（HDL）将电路描写出来。常运用的 HDL 有 Verilog、VHDL 等，藉由程式码便可容易地将一颗 IC 地功用表达出来。接着就是查看程式功用的正确性并继续修正，直到它满意希望的功用停止。>
▲ 32 bits 加法器的 Verilog 典范。
有了完好规画后，接下来就是画出平面的规划蓝图。在 IC 规划中，逻辑组成这个进程就是将承认无误的 HDL code，放入电子规划自动化东西（EDA tool），让电脑将 HDL code 转换成逻辑电路，产生如下的电路图。之后，反覆的承认此逻辑闸规划图是否契合标准并修正，直到功用正确停止。>
▲ 操控单元组成后的成果。
最终，将组成完的程式码再放入另一套 EDA tool，进行电路布局与绕线（Place And Route）。在通过不断的检测后，便会构成如下的电路图。图中能够看到蓝、红、绿、黄等不同色彩，每种不同的色彩就代表着一张光罩。至于光罩终究要怎么运用呢？>
▲ 常用的演算芯片- FFT 芯片，完结电路布局与绕线的成果。
首要，现在现已知道一颗 IC 会产生多张的光罩，这些光罩有上基层的别离，每层有各自的使命。下图为简略的光罩比如，以积体电路中最根本的元件 CMOS 为範例，CMOS 全名为互补式金属氧化物半导体（Complementary metal–oxide–semiconductor），也就是将 NMOS 和 PMOS 两者做结合，构成 CMOS。至于什么是金属氧化物半导体（MOS）？这种在芯片中广泛运用的元件比较难阐明，一般读者也较难澄清，在这裡就不多加细究。
下图中，左面就是通过电路布局与绕线后构成的电路图，在前面现已知道每种色彩便代表一张光罩。右边则是将每张光罩摊开的姿态。制造是，便由底层开端，依循上一篇 IC 芯片的制造中所提的办法，逐层制造，最终便会产生希望的芯片了。>
至此，关于 IC 规划应该有开端的了解，全体看来就很清楚 IC 规划是一门非常杂乱的专业，也多亏了电脑辅佐软体的老练，让 IC 规划得以加快。IC 规划厂非常依靠工程师的才智，这裡所述的每个进程都有其专门的常识，皆可独立成多门专业的课程，像是编撰硬体描绘言语就不单纯的只需求了解程式言语，还需求了解逻辑电路是怎么运作、怎么将所需的演算法转换成程式、组成软体是怎么将程式转换成逻辑闸等问题。
其间首要半导体规划公司有英特尔、高通、博通、英伟达、圆满、赛灵思、Altera、联发科、海思、展讯、中兴微电子、华大、大唐、智芯、敦泰、士兰、中星、格科等。
在半导体的新闻中，总是会说到以尺度标明的晶圆厂，如 8 寸或是 12 寸晶圆厂，可是，所谓的晶圆终究是什么东西？其间 8 寸指的是什么部分？要产出大尺度的晶圆制造又有什么难度呢？以下将逐渐介绍半导体最重要的根底——「晶圆」终究是什么。
晶圆（wafer），是制造各式电脑芯片的根底。咱们能够将芯片制造比较成用乐高积木盖房子，藉由一层又一层的堆叠，完结自己希望的造型（也就是各式芯片）。可是，假如没有杰出的地基，盖出来的房子就会歪来歪去，不合自己所意，为了做出完美的房子，便需求一个平稳的基板。对芯片制造来说，这个基板就是接下来将描绘的晶圆。>
（Souse：Flickr/Jonathan Stewart CC BY 2.0）
首要，先回想一下小时候在玩乐高积木时，积木的外表都会有一个一个小小圆型的凸出物，藉由这个结构，咱们可将两块积木安定的叠在一同，且不需运用胶水。芯片制造，也是以相似这样的办法，将后续添加的原子和基板固定在一同。因而，咱们需求寻觅外表规整的基板，以满意后续制造所需的条件。
在固体材猜中，有一种特别的晶体结构──单晶（Monocrystalline）。它具有原子一个接着一个严密摆放在一同的特性，能够构成一个平坦的原子表层。因而，选用单晶做成晶圆，便能够满意以上的需求。可是，该怎么产生这样的资料呢，首要有二个进程，别离为纯化以及拉晶，之后便能完结这样的资料。
纯化分红两个阶段，第一步是冶金级纯化，此一进程首要是参加碳，以氧化复原的办法，将氧化硅转换成 98% 以上纯度的硅。大部份的金属提炼，像是铁或铜等金属，皆是选用这样的办法取得满意纯度的金属。可是，98% 关于芯片制造来说仍旧不行，仍需求进一步提高。因而，将再进一步选用西门子制程（Siemens process）作纯化，如此，将取得半导体制程所需的高纯度多晶硅。
接着，就是拉晶的进程。首要，将前面所取得的高纯度多晶硅消融，构成液态的硅。之后，以单晶的硅种（seed）和液体外表触摸，一边旋转一边缓慢的向上拉起。至于为何需求单晶的硅种，是由于硅原子摆放就和人排队相同，会需求排头让后来的人该怎么正确的摆放，硅种就是重要的排头，让后来的原子知道该怎么排队。最终，待脱离液面的硅原子凝结后，摆放规整的单晶硅柱便完结了。
可是，8寸、12寸又代表什么东西呢？他指的是咱们产生的晶柱，长得像铅笔笔桿的部分，外表通过处理并切成薄圆片后的直径。至于制造大尺度晶圆又有什么难度呢？如前面所说，晶柱的制造进程就像是在做棉花糖相同，一边旋转一边成型。有制造过棉花糖的话，应该都知道要做出大而且厚实的棉花糖是适当困难的，而拉晶的进程也是相同，旋转拉起的速度以及温度的操控都会影响到晶柱的质量。也因而，尺度愈大时，拉晶对速度与温度的要求就更高，因而要做出高质量 12 寸晶圆的难度就比 8 寸晶圆还来得高。
仅仅，一整条的硅柱并无法做成芯片制造的基板，为了产生一片一片的硅晶圆，接着需求以钻石刀将硅晶柱横向切成圆片，圆片再经由抛光便可构成芯片制造所需的硅晶圆。通过这么多进程，芯片基板的制造便功德圆满，下一步就是堆叠房子的进程，也就是芯片制造。至于该怎么制造芯片呢？
在介绍过硅晶圆是什么东西后，一同，也知道制造 IC 芯片就像是用乐高积木盖房子相同，藉由一层又一层的堆叠，发明自己所希望的造型。可是，盖房子有适当多的进程，IC 制造也是相同，制造 IC 终究有哪些进程？本文将迁就 IC 芯片制造的流程做介绍。
在开端前，咱们要先知道 IC 芯片是什么。IC，全名积体电路（Integrated Circuit），由它的命名可知它是将规划好的电路，以堆叠的办法组合起来。藉由这个办法，咱们能够削减衔接电路时所需消耗的面积。下图为 IC 电路的 3D 图，从图中能够看出它的结构就像房子的樑和柱，一层一层堆叠，这也就是为何会将 IC 制造比较成盖房子。
从上图中 IC 芯片的 3D 剖面图来看，底部深蓝色的部分就是上一篇介绍的晶圆，从这张图能够更清晰的知道，晶圆基板在芯片中扮演的人物是多么重要。至于赤色以及土黄色的部分，则是于 IC 制造时要完结的当地。
首要，在这裡能够将赤色的部分比较成楼房中的一楼大厅。一楼大厅，是一栋房子的门户，收支都由这裡，在把握交通下一般会有较多的机能性。因而，和其他楼层比较，在兴修时会比较杂乱，需求较多的进程。在 IC 电路中，这个大厅就是逻辑闸层，它是整颗 IC 中最重要的部分，藉由将多种逻辑闸组合在一同，完结功用完全的 IC 芯片。
黄色的部分，则像是一般的楼层。和一楼比较，不会有太杂乱的结构，而且每层楼在兴修时也不会有太多改变。这一层的意图，是将赤色部分的逻辑闸相连在一同。之所以需求这么多层，是由于有太多线路要衔接在一同，在单层无法包容一切的线路下，就要多叠几层来到达这个方针了。在这之中，不同层的线路会上下相连以满意接线的需求。
知道 IC 的结构后，接下来要介绍该怎么制造。试想一下，假如要以油漆喷罐做精细作图时，咱们需先割出图形的隐瞒板，盖在纸上。接着再将油漆均匀地喷在纸上，待油漆乾后，再将遮板拿开。不断的重复这个进程后，便可完结规整且杂乱的图形。制造 IC 就是以相似的办法，藉由隐瞒的办法一层一层的堆叠起来。
制造 IC 时，能够简略分红以上 4 种进程。尽管实践制造时，制造的进程会有差异，运用的资料也有所不同，可是大体上皆选用相似的原理。这个流程和油漆作画有少许不同，IC 制造是先涂料再加做隐瞒，油漆作画则是先隐瞒再作画。以下将介绍各流程。
涂布光阻：先将光阻资料放在晶圆片上，透过光罩（光罩原理留下下次阐明），将光束打在不要的部分上，损坏光阻资料结构。接着，再以化学药剂将被损坏的资料洗去。
最终便会在一整片晶圆上完结许多 IC 芯片，接下来只需将完结的方形 IC 芯片剪下，便可送到封装厂做封装，至于封装厂是什么东西？就要待之后再做阐明啰。>
▲ 各种尺度晶圆的比较。（Source：Wikipedia）
其间，首要晶圆代工厂有格罗方德、三星电子、Tower Jazz、Dongbu、美格纳、IBM、富士通、英特尔、海力士、台积电、联电、中芯世界、力晶、华虹、德茂、武汉新芯、华微、华立、力芯
三星以及台积电在先进半导体制程打得适当炽热，互相都想要在晶圆代工中抢得先机以抢夺订单，简直成了 14 纳米与 16 纳米之争，可是 14 纳米与 16 纳米这两个数字的终究含义为何，指的又是哪个部位？而在缩小制程后又将来带来什么长处与难题？以下咱们迁就纳米制程做简略的阐明。
在开端之前，要先了解纳米终究是什么意思。在数学上，纳米是 0.000000001 公尺，但这是个适当差的比如，究竟咱们只看得到小数点后有许多个零，却没有实践的感觉。假如以指甲厚度做比较的话，或许会比较显着。
用尺规实践丈量的话能够得知指甲的厚度约为 0.0001 公尺（0.1 毫米），也就是说试着把一片指甲的周围面切成 10 万条线 纳米，由此可略为想像得到 1 纳米是多么的细小了。
知道纳米有多小之后，还要了解缩小制程的意图，缩小电晶体的最首要意图，就是能够在更小的芯片中塞入更多的电晶体，让芯片不会因技能提高而变得更大；其次，能够添加处理器的运算功率；再者，削减体积也能够下降耗电量；最终，芯片体积缩小后，更简略塞入举动设备中，满意未来轻浮化的需求。
再回来探求纳米制程是什么，以 14 纳米为例，其制程是指在芯片中，线 纳米的尺度，下图为传统电晶体的长相，以此作为比如。缩小电晶体的最首要意图就是为了要削减耗电量，可是要缩小哪个部分才干到达这个意图？左下图中的 L 就是咱们希望缩小的部分。藉由缩小闸极长度，电流能够用更短的途径从 Drain 端到 Source 端（有爱好的话能够运用 Google 以 MOSFET 搜索，会有更具体的解说）。
此外，电脑是以 0 和 1 作运算，要怎么以电晶体满意这个意图呢？做法就是判别电晶体是否有电流流转。当在 Gate 端（绿色的方块）做电压供应，电流就会从 Drain 端到 Source 端，假如没有供应电压，电流就不会活动，这样就能够表明 1 和 0。（至于为什么要用 0 和 1 作判别，有爱好的话能够去查布林代数，咱们是运用这个办法作成电脑的）
不过，制程并不能无限制的缩小，当咱们将电晶体缩小到 20 纳米左右时，就会遇到量子物理中的问题，让电晶体有漏电的现象，抵销缩小 L 时取得的效益。作为改进办法，就是导入 FinFET（Tri-Gate）这个概念，如右上图。在 Intel 曾经所做的解说中，能够知道藉由导入这个技能，能削减因物理现象所导致的漏电现象。
更重要的是，藉由这个办法能够添加 Gate 端和基层的触摸面积。在传统的做法中（左上图），触摸面只需一个平面，可是选用 FinFET（Tri-Gate）这个技能后，触摸面将变成立体，能够容易的添加触摸面积，这样就能够在坚持相同的触摸面积下让 Source-Drain 端变得更小，对缩小尺度有适当大的协助。
最终，则是为什么会有人说各大厂进入 10 纳米制程将面对适当严峻的应战，主因是 1 颗原子的巨细大约为 0.1 纳米，在 10 纳米的情况下，一条线 颗原子，在制造上适当困难，而且只需有一个原子的缺点，像是在制造进程中有原子掉出或是有杂质，就会产生不闻名的现象，影响产品的良率。
假如无法想像这个难度，能够做个小试验。在桌上用 100 个小珠子排成一个 10×10 的正方形，而且取舍一张纸盖在珠子上，接着用小刷子把周围的的珠子刷掉，最终使他构成一个 10×5 的长方形。这样就能够知道各大厂所面对到的窘境，以及到达这个方针终究是多么艰巨。
跟着三星以及台积电在近期将完结 14 纳米、16 纳米 FinFET 的量产，两者都想抢夺 Apple 下一代的 iPhone 芯片代工，咱们将看到适当精彩的商业竞赛，一同也将取得愈加省电、轻浮的手机，要感谢摩尔定律所带来的长处呢。
通过绵长的流程，从规划到制造，总算取得一颗 IC 芯片了。可是一颗芯片适当小且薄，假如不在外施加维护，会被容易的刮伤损坏。此外，由于芯片的尺度细小，假如不必一个较大尺度的外壳，将不易以人工安顿在电路板上。因而，本文接下来要针对封装加以描绘介绍。
现在常见的封装有两种，一种是电动玩具内常见的，黑色长得像蜈蚣的 DIP 封装，另一为购买盒装 CPU 经常见的 BGA 封装。至于其他的封装法，还有前期 CPU 运用的 PGA（Pin Grid Array；Pin Grid Array）或是 DIP 的改良版 QFP（塑料方形扁平封装）等。由于有太多种封装法，以下将对 DIP 以及 BGA 封装做介绍。
首要要介绍的是双排直立式封装（Dual Inline Package；DIP），从下图能够看到选用此封装的 IC 芯片在双排接脚下，看起来会像条黑色蜈蚣，让人形象深入，此封装法为最早选用的 IC 封装技能，具有本钱低价的优势，合适小型且不需接太多线的芯片。可是，由于大多选用的是塑料，散热作用较差，无法满意现行高速芯片的要求。因而，运用此封装的，大多是历久不衰的芯片，如下图中的 OP741，或是对运作速度没那么要求且芯片较小、接孔较少的 IC 芯片。
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▲ 左图的 IC 芯片为 OP741，是常见的电压放大器。右图为它的剖面图，这个封装是以金线将芯片接到金属接脚（Leadframe）。（Source ：左图 Wikipedia、右图 Wikipedia）
至于球格阵列（Ball Grid Array，BGA）封装，和 DIP 比较封装体积较小，可容易的放入体积较小的设备中。此外，由于接脚位在芯片下方，和 DIP 比较，可包容更多的金属接脚
适当合适需求较多接点的芯片。可是，选用这种封装法本钱较高且衔接的办法较杂乱，因而大多用在高单价的产品上。>
▲ 左图为选用 BGA 封装的芯片。右图为运用覆晶封装的 BGA 示意图。（Source： 左图 Wikipedia）
可是，运用以上这些封装法，会消耗掉适当大的体积。像现在的举动设备、穿戴设备等，需求适当多种元件，假如各个元件都独立封装，组合起来将消耗非常大的空间，因而现在有两种办法，可满意缩小体积的要求，别离为 SoC（System On Chip）以及 SiP（System In Packet）。
在才智型手机刚鼓起时，在各大财经杂誌上皆可发现 SoC 这个名词，可是 SoC 终究是什么东西？简略来说，就是将本来不同功用的 IC，整合在一颗芯片中。藉由这个办法，不单能够缩小体积，还能够缩小不同 IC 间的间隔，提高芯片的计算速度。至于制造办法，就是在 IC 规划阶段时，将各个不同的 IC 放在一同，再透过从前介绍的规划流程，制造成一张光罩。
可是，SoC 并非只需长处，要规划一颗 SoC 需求适当多的技能协作。IC 芯片各自封装时，各有封装外部维护，且 IC 与 IC 间的间隔较远，比较不会产生交互搅扰的景象。可是，当将一切 IC 都包装在一一同，就是噩梦的开端。IC 规划厂要从原先的单纯规划 IC，变成了解并整合各个功用的 IC，添加工程师的工作量。此外，也会遇到许多的情况，像是通讯芯片的高频信号可能会影响其他功用的 IC 等景象。
此外，SoC 还需求取得其他厂商的 IP（intellectual property）授权，才干将他人规划好的元件放到 SoC 中。由于制造 SoC 需求取得整颗 IC 的规划细节，才干做成完好的光罩，这一同也添加了 SoC 的规划本钱。或许会有人质疑何不自己规划一颗就好了呢？由于规划各种 IC 需求很多和该 IC 相关的常识，只需像 Apple 这样多金的企业，才有预算能从各闻名企业挖角顶尖工程师，以规划一颗全新的 IC，透过协作授权仍是比自行研制合算多了。
作为代替计划，SiP 跃上整合芯片的舞台。和 SoC 不同，它是购买各家的 IC，在最终一次封装这些 IC，如此便少了 IP 授权这一步，大幅削减规划本钱。此外，由于它们是各自独立的 IC，互相的搅扰程度大幅下降。>
▲ Apple Watch 选用 SiP 技能将整个电脑架构封装成一颗芯片，不单满意希望的效能还缩小体积，让手錶有更多的空间放电池。（Source：Apple 官网）
选用 SiP 技能的产品，最出名的非 Apple Watch 莫属。由于 Watch 的内部空间太小，它无法选用传统的技能，SoC 的规划本钱又太高，SiP 成了首要之选。藉由 SiP 技能，不单可缩小体积，还可拉近各个 IC 间的间隔，成为可行的折衷计划。下图就是 Apple Watch 芯片的结构图，能够看到适当多的 IC 包括在其间。>
▲ Apple Watch 中选用 SiP 封装的 S1 芯片内部配置图。（Source：chipworks）
完结封装后，便要进入测验的阶段，在这个阶段便要承认封装完的 IC 是否有正常的运作，正确无误之后便可出货给组装厂，做成咱们所见的电子产品。其间首要的半导体封装与测验企业有安靠、星科金朋、J-devices、Unisem、Nepes、日月光、力成、南茂、颀邦、京元电子、福懋、菱生精细、矽品、长电、优特